얼마전 엔비디아가 패키징 공급 부족에 대응하기 위한 방안으로 FOPLP 기술 도입을 검토한다는 소식이 전해졌습니다. 이에따라 FOPLP 패키징에 대한 관심이 높아지고 있는데요, 어떠한 이유로 엔비디아가 FOPLP 도입을 고려하고 있는지, FOPLP 패키징의 장단점과 함께 현재 적용되고 있는 CoWoS 패키징과의 차이점에 대해 알아보도록 하겠습니다.
FOPLP란?
FOPLP (Fan-Out Panel Level Packaging)는 첨단 패키징 공정 중 하나로, 고성능 및 고집적 반도체 생산에 적용되고 있습니다. FOPLP는 패널 크기의 기판에 여러 웨이퍼 다이를 배치하고, RDL(Redistribution Layer)이라는 재배선층을 사용하여 다이를 상호 연결하는 방식입니다.
FOPLP(Fan-Out Panel Level Packaging)는 WLP의 한계를 극복하고 더 높은 집적도와 성능을 제공하기 위해 개발된 기술입니다. 이는 5G, AI, IoT 등 고성능, 고집적 애플리케이션의 요구를 충족시키는 데 중요한 역할을 하고 있습니다.
엔비디아가 기존 TSMC의 독자적인 CoWoS 패키징에서 벗어나 FOPLP 패키징을 고민하는 가장 큰 이유는 공급 부족을 꼽고있습니다. AI의 확산으로 늘어나는 수요를 현재의 패키징 방식으로는 따라잡기 어렵다는 판단인데요, 실제로 TSMC와 엔비디아의 경영진은 이 문제에 대해 지난 2022년부터 고민을 이어왔다고 합니다. 또 다른 이유는 엔비디아가 조만간 내놓을 차세대 AI 반도체인 블랙웰 제품에 대한 CoWoS 패키징 용량이 부족하다는 것입니다. 이에 일부에서는 블랙웰부터 FOPLP이 적용되기 시작할 것이라는 전망도 나오고 있는 상황입니다.
FOPLP 공정
1. 웨이퍼 제조: 먼저 웨이퍼에 다이를 제조합니다. 이 단계는 일반적인 반도체 제조 공정과 동일합니다.
2. 웨이퍼 분할: 웨이퍼는 다이를 개별적으로 분리하기 위해 작은 조각으로 분할됩니다.
3. 다이 배치: 분리된 다이는 패널에 배치됩니다. 패널은 웨이퍼보다 훨씬 더 큽니다.
4. RDL 형성: 패널에 RDL(Redistribution Layer)이 형성됩니다. RDL은 다이 간의 전기적 연결을 제공하는 얇은 금속 층입니다.
5. 마이크로 범프(솔더볼) 형성: 다이에 마이크로 범프를 형성합니다. 마이크로 범프는 패키지 완성 후 다이와 패키지 사이의 전기적 연결을 제공하는 작은 솔더 돌기입니다.
6. 패키징: 마지막 단계에서 패키징 장비가 다이를 패널에 픽업하고 마이크로 범프를 사용하여 패널에 납땜합니다.
FOPLP 주요 응용분야
- 모바일 기기 – 스마트폰, 태블릿, 웨어러블 기기의 고성능 프로세서 및 그래픽 칩
- 네트워킹 – 네트워킹 장비의 고속 데이터 전송 칩
- 데이터 센터 – 서버 및 스토리지 시스템의 고성능 프로세서 및 메모리 칩
- 인공 지능 – AI 애플리케이션을 위한 머신 러닝 가속기 및 기타 전문 칩
- HPC – 고성능 프로세서 및 메모리 칩
FOPLP 장단점
장점
- 높은 생산성: 대형 패널에서 여러 칩을 동시에 처리할 수 있어 생산 효율성이 높습니다.
- 비용 절감: 웨이퍼 레벨 공정(WLP) 대비 재료(Si 인터포저 등) 사용량이 적어 비용을 줄일 수 있습니다.
- 소형화: 더 얇고 작은 패키지 제작이 가능합니다.
- 성능 향상: 다층 RDL 구조로 전기적 성능이 개선됩니다.
- 유연성: 다양한 크기와 유형의 칩을 하나의 패키지에 통합할 수 있습니다.
단점
- 초기 투자 비용: 새로운 장비와 공정 개발에 큰 투자가 필요합니다.
- 기술적 복잡성: 정밀한 칩 배치와 RDL 형성 등 고도의 기술이 요구됩니다.
- 수율 관리: 대형 패널에서의 수율 관리가 까다로울 수 있습니다.
CoWoS 패키징과 비교
CoWoS 패키징은 TSMC의 주력 패키징 기술로 현재 엔비디아의 AI칩 생산에 사용되고 있습니다. FOPLP와 CoWoS 모두 첨단 반도체 제조에 활용되는 방식이며 각각의 고유한 장단점이 존재합니다.
먼저 CoWoS는 전형적인 2.5D 패키징 방식이라고 할 수 있습니다. 2.5D 패키징은 다수의 웨이퍼 다이를 실리콘 인터포저 위에 배치하고 마이크로 범프를 사용하여 상호 연결하는 기술입니다. 반면에 2.0D 패키징은 웨이퍼 다이를 직접 기판에 배치하고 RDL을 사용하여 상호 연결하는 기술입니다.
FOPLP는 웨이퍼 다이를 패널 크기의 기판에 배치하고 RDL을 사용하여 상호 연결한다는 점에서 2.0D 패키징과 유사합니다. 하지만 FOPLP는 패널 크기가 훨씬 더 커서 더 많은 다이를 한 번에 패키징할 수 있다는 장점이 있습니다. 또한 FOPLP는 실리콘 인터포저를 사용하지 않기 때문에 2.5D 패키징보다 더 저렴하고 생산하기 쉽습니다.
따라서 FOPLP는 2.5D 패키징의 고성능 및 고집적도 장점과 2.0D 패키징의 저렴하고 생산하기 쉬운 장점을 모두 제공하는 하이브리드 패키징 기술이라고 할 수 있습니다.
CoWoS의 장점
뛰어난 성능 – CoWoS는 실리콘 인터포저를 사용하여 다이 간 연결을 제공합니다. 실리콘 인터포저는 전기 신호를 더 빠르고 효율적으로 전달하기 때문에 CoWoS는 FOPLP보다 우수한 신호 무결성과 속도를 제공합니다.
향상된 열 관리 – 실리콘 인터포저는 열을 더 효과적으로 방출하도록 설계되어 있어 FOPLP보다 우수한 열 관리 성능을 제공합니다. 이는 고성능 프로세서와 같이 열 발생이 많은 칩에 중요합니다.
미래 확장성 – CoWoS는 HBM과 같은 고성능 메모리 칩을 쉽게 통합할 수 있어 기술 향상에 있어 더 나은 확장성을 제공합니다.
FOPLP 대비 CoWoS의 단점
높은 비용 – 실리콘 인터포저 사용으로 인해 CoWoS는 FOPLP보다 더 비용이 많이 드는 패키징 기술입니다.
복잡한 제조 – CoWoS는 FOPLP보다 더 복잡한 제조 공정을 필요로 합니다. 이는 생산량 감소와 비용 증가로 이어질 수 있습니다.
큰 패키지 크기 – 실리콘 인터포저 사용으로 일반적으로 FOPLP 패키지보다 사이즈가 더 큽니다. 이는 공간 제약이 있는 응용 분야에 적합하지 않을 수 있습니다.
CoWoS는 고성능 칩의 패키징에 적합한 방식이지만 복잡한 제조 공정으로 공급이 수요를 따라가지 못하는 이른바 ‘병목현상’이 고질적인 단점으로 꼽히고 있습니다. 이러한 이유로 최근 유수의 기업들이 PLP 방식에 대한 연구를 본격화 하고 있으며 장기적으로는 꿈의 기판으로 불리는 ‘유리기판’에 대한 기술 개발도 활발히 진행되고 있는 상황입니다.